年3月1日，纳米电子与数字技术研发创新中心imec与楷登电子（美国Cadence公司）今日联合宣布，得益于双方的长期深入合作，业界 3nm测试芯片成功流片。该项目采用极紫外光刻（EUV）技术，浸没式（i）光刻技术设计规则，以及Cadence?Innovus?设计实现系统和Genus?综合解决方案，旨在实现更为先进的3nm芯片设计。
Imec为测试芯片选择了业界通用的64-bitCPU，并采用定制3nm标准单元库及TRIM金属的流程，将绕线的中心间距缩短至21nm。Cadence与imec携手助力3nm制程工艺流程的完整验证，为新一代设计创新保驾护航。
CadenceInnovus设计实现系统是大规模的并行物理实现系统，帮助工程师交付高质量设计，在满足功耗、性能和面积（PPA）目标的同时缩短产品上市时间。CadenceGenus综合解决方案是新一代高容量RTL综合及物理综合引擎，满足 FinFET工艺的节点需求，并将RTL设计效率提高达10倍。
项目期间，EUV技术及i光刻规则皆经过测试，以满足所需分辨率；并在两种不同的图案化假设下比较了PPA目标。
“随着芯片制程工艺深入到3nm节点，互连参数显得愈加关键，“imec半导体技术与系统事业部执行副总裁AnSteegan表示。”我们在测试芯片上投入了大量精力，助力互连参数的可测量和优化，以及3nm制程工艺的验证。
同时，Cadence数字解决方案也让3nm工艺的实现万事俱备。Cadence完美集成的工作流让该解决方案的采纳更加简单，帮助我们的工程设计团队在开发3nm规则集的时候保持高效。”
“Imec 的基础设施让生产前创新 于业界需求成为可能，是EDA行业的关键合作伙伴，“Cadence公司全球副总裁兼数字与签核事业部总经理Chin-chiTeng博士表示。“我们与imec的合作在年成功流片业界 5nm芯片的基础上继续深化，此次3nm测试芯片的成功流片标志着全新的里程碑，继续引领未来先进节点移动设计领域的变革。”
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